驅動電路結構

下圖中給出了驅動電路的電路圖。驅動電路采用Totem輸出結構設計，上拉驅動管為NMOS管N4、晶體管Q1和PMOS管P5。下拉驅動管為NMOS管N5。圖中CL為負載電容，Cpar為B點的寄生電容。虛線框內的電路為自舉升壓電路。、

本驅動電路的設計思想是，利用自舉升壓結構將上拉驅動管N4的柵極（B點）電位抬升，使得UB》VDD+VTH ，則NMOS管N4工作在線性區，使得VDSN4 大大減小，最終可以實現驅動輸出高電平達到VDD。而在輸出低電平時，下拉驅動管本身就工作在線性區，可以保證輸出低電平位GND。因此無需增加自舉電路也能達到設計要求。

考慮到此驅動電路應用于升壓型DC-DC轉換器的開關管驅動，負載電容CL很大，一般能達到幾十皮法，還需要進一步增加輸出電流能力，因此增加了晶體管Q1作為上拉驅動管。這樣在輸入端由高電平變為低電平時，Q1導通，由N4、Q1同時提供電流，OUT端電位迅速上升，當OUT端電位上升到VDD-VBE時，Q1截止，N4繼續提供電流對負載電容充電，直到OUT端電壓達到VDD。

在OUT端為高電平期間，A點電位會由于電容Cboot 上的電荷泄漏等原因而下降。這會使得B點電位下降，N4的導通性下降。同時由于同樣的原因，OUT端電位也會有所下降，使輸出高電平不能保持在VDD。為了防止這種現象的出現，又增加了PMOS管P5作為上拉驅動管，用來補充OUT端CL的泄漏電荷，維持OUT端在整個導通周期內為高電平。

驅動電路的傳輸特性瞬態響應在圖4中給出。其中（a）為上升沿瞬態響應，（b）為下降沿瞬態響應。從圖4中可以看出，驅動電路上升沿明顯分為了三個部分，分別對應三個上拉驅動管起主導作用的時期。1階段為Q1、N4共同作用，輸出電壓迅速抬升，2階段為N4起主導作，使輸出電平達到VDD，3階段為P5起主導作用，維持輸出高電平為VDD。而且還可以縮短上升時間，下降時間滿足工作頻率在兆赫茲級以上的要求。

mos管驅動電機電路圖，工作頻率和驅動信號的占空比不是很大，并且VMOS的功率規格也不是很大時，普通并不需求為VMOS配置特地的驅動電路。通用的CMOS半導體（互補金屬氧化物品體管邏輯IC）、TTL（晶體管邏輯）集成電路、常見的PWM專用IC的輸出級都能夠直接驅動VMOS。這種驅動方式普通適用于驅動信號的產生及控制電路與VMOS構成的功率級電路共地的狀況。

TTL集成電路的邏輯電平為5V，輸出級通常由BJT（雙極性晶體管）組成，信號普通從集電極輸出，這就是常說的“集電極開路輸出”，當然，輸出級也有采用MOSFET的，這就是“開漏輸出”。上述開路輸出方式需求外部電路配置偏置電阻，以樹立工作點，限定輸出電流。